芯片设计工程师（总线）
- NIO
- Shanghai, Hefei, China
- CNY 400,000 – CNY 700,000
芯片设计工程师（总线）
合肥、上海社招全职数字技术 - 芯片研发本科及以上3-5 年
职位描述
岗位职责 ● 负责SoC芯片片上总线与互联子系统的微架构设计与RTL实现，涵盖从架构方案到流片交付的全流程 ● 参与片上网络的拓扑定义、路由策略设计与流控机制实现，满足多核/多子系统的互联需求 ● 负责Cache一致性协议的微架构设计与实现，如：Snoop Filter、 一致性域划分与跨域互联方案、DVM ● 完成总线的性能分析与调优，包括带宽、延迟、Outstanding等关键指标的优化 ● 编写设计文档，配合验证团队完成功能验证与覆盖率收敛 ● 协同前端综合、后端实现团队完成时序收敛与物理约束对接 ● 跟踪行业前沿技术与竞品方案，参与下一代总线架构的预研与规划
职位要求
基本要求 ● 硕士及以上学历，微电子、集成电路工程、计算机体系结构、电子工程等相关专业 ● 1-5年数字IC前端设计经验，具有总线/互联/NoC/Cache子系统相关项目经历 ● 熟练掌握Verilog/SystemVerilog，具备独立完成模块级RTL设计与调试的能力 ● 深入理解ARM AMBA协议体系，至少精通AXI4协议，对CHI协议有实际项目经验者优先 ● 熟悉Cache一致性原理，理解Snoop、Directory等一致性维护机制 ● 熟悉数字电路设计方法学，具备良好的时序意识与面积/功耗/性能权衡能力 加分项 ● 有完整SoC芯片流片经验，参与过从定义到Tapeout的全流程 ● 具备NoC设计经验，了解主流NoC IP（如Arteris FlexNoC）的架构与应用 ● 有CHI协议实际开发或集成经验，了解CHI Issue B/E等演进方向 ● 了解UALink、CXL等新兴互联协议者优先
投递
Skills
- RTL Design
- Verilog
- SystemVerilog
- AXI4
- CHI
- Cache Coherence
- NoC
